Aldec ALINT PRO是一款功能十分強(qiáng)大的代碼分析仿真軟件，該軟件基于全新的代碼驗(yàn)證解決方案制作，可廣泛應(yīng)用于VHDL、Verilog 和 SystemVerilog代碼驗(yàn)證，能夠幫助設(shè)計(jì)師高效率地解決設(shè)計(jì)階段所出現(xiàn)的問(wèn)題，大大提高用戶的工作效率，喜歡的小伙伴千萬(wàn)不要錯(cuò)過(guò)哦。

【功能介紹】

　　1、靜態(tài)設(shè)計(jì)驗(yàn)證

　　該軟件是針對(duì)用VHDL、Verilog和SystemVerilog編寫(xiě)的RTL代碼的設(shè)計(jì)驗(yàn)證解決方案，專注于驗(yàn)證編碼風(fēng)格和命名約定、RTL和綜合后仿真不匹配、平滑和優(yōu)化綜合、正確的FSM描述、避免進(jìn)一步設(shè)計(jì)階段的問(wèn)題、時(shí)鐘和復(fù)位樹(shù)問(wèn)題、CDC、RDC、DFT以及可移植性和重用的編碼。該解決方案基于RTL和SDC™源文件執(zhí)行靜態(tài)分析，在設(shè)計(jì)周期的早期發(fā)現(xiàn)關(guān)鍵設(shè)計(jì)問(wèn)題，從而顯著縮短設(shè)計(jì)簽核時(shí)間。在RTL仿真和邏輯綜合階段之前運(yùn)行該軟件可防止設(shè)計(jì)問(wèn)題蔓延到設(shè)計(jì)流程的下游階段，并減少完成設(shè)計(jì)所需的迭代次數(shù)。

　　2、DRC和CDC/RDC分析的單一框架

　　該軟件具有精心設(shè)計(jì)的直觀框架，它提供了用于高效設(shè)計(jì)分析的功能，包括RTL原理圖查看器、FSM查看器、時(shí)鐘和復(fù)位查看器、控制原理圖查看器、詳細(xì)說(shuō)明查看器、違規(guī)查看器以及CDC查看器等特殊工具，用于時(shí)鐘和復(fù)位域交叉分析的RDC查看器和CDC原理圖。

　　通過(guò)讀取外部項(xiàng)目文件格式（Aldec Active-HDL、Aldec Riviera-PRO、Xilinx Vivado、Xilinx ISE、英特爾Quartus）、解釋典型仿真腳本（兼容命令，如vcom、vlog、vsim、vlib）以及用于批處理模式工具的傳統(tǒng)文件列表，以及用于直接導(dǎo)入單個(gè)文件和整個(gè)目錄的非常簡(jiǎn)單的GUI向?qū)А?/p>

　　3、全芯片級(jí)Linting與單元Linting

　　支持2種不同的linting方法：全芯片級(jí)linting和單元linting。兩種方法相輔相成，通常應(yīng)用于設(shè)計(jì)周期的不同階段。

　　完整的芯片級(jí)linting運(yùn)行整個(gè)設(shè)計(jì)層次結(jié)構(gòu)的分析，通用參數(shù)的特定值從頂層實(shí)例傳播到葉子模塊，并應(yīng)用用戶定義的時(shí)序約束。這種方法對(duì)于典型的HDL linting工具來(lái)說(shuō)是傳統(tǒng)的，并且更經(jīng)常在簽核期間使用，或者用于需要將整個(gè)設(shè)計(jì)作為一個(gè)已經(jīng)集成的系統(tǒng)同時(shí)探索的驗(yàn)證類型（時(shí)鐘和復(fù)位檢查、CDC、RDC、DFT）。這種方法假設(shè)整個(gè)或至少大部分被測(cè)設(shè)計(jì)已經(jīng)實(shí)現(xiàn)。

　　單元linting是一種相對(duì)較新的方法，可以很好地與平面處理相結(jié)合模式——一種特殊的細(xì)化，它認(rèn)為HDL設(shè)計(jì)單元彼此獨(dú)立，并且使用通用參數(shù)的默認(rèn)值。這種處理風(fēng)格高度容忍設(shè)計(jì)中缺失的元素，例如層次結(jié)構(gòu)中尚未實(shí)現(xiàn)的部分。這使得單元linting在應(yīng)用于單個(gè)源文件時(shí)最有價(jià)值，獨(dú)立于其他文件，以及在設(shè)計(jì)人員修改文件之后。因此，許多非常有價(jià)值的規(guī)則檢查很早就啟用，甚至幾乎在編寫(xiě)代碼之后立即啟用，從而將設(shè)計(jì)人員的反饋循環(huán)從幾天或幾周壓縮到幾秒鐘。單元linting的一個(gè)自然應(yīng)用是與HDL編輯器的集成，單元linting在后臺(tái)運(yùn)行，

　　單元linting并不能消除使用完整傳統(tǒng)linting的需要，因?yàn)楠?dú)立單元的組合可能會(huì)在集成后產(chǎn)生額外的問(wèn)題。但是，系統(tǒng)地應(yīng)用單元linting可以顯著減少簽核期間的驗(yàn)證量。

　　4、檢查FPGA設(shè)計(jì)

　　該軟件以最少的設(shè)置順利地支持針對(duì)使用Xilinx、Altera、Microsemi和Lattice技術(shù)的FPGA實(shí)現(xiàn)的設(shè)計(jì)運(yùn)行規(guī)則檢查。提供最新版本的FPGA供應(yīng)商庫(kù)，這些庫(kù)是預(yù)先構(gòu)建的、默認(rèn)安裝的，并且預(yù)先配置用于高級(jí)時(shí)序和CDC規(guī)則檢查。

　　該軟件為基于IP的FPGA設(shè)計(jì)自動(dòng)設(shè)置分層和增量分析流程。每個(gè)IP塊可以首先單獨(dú)分析，提取的時(shí)序約束可以被提升和重新用于更快的更高級(jí)別的設(shè)計(jì)分析。除非在原始設(shè)計(jì)環(huán)境中重新配置IP塊，否則它的主體只分析一次，從而在主FPGA設(shè)計(jì)的后續(xù)運(yùn)行中節(jié)省大量時(shí)間。

　　5、批處理模式流

　　還可以通過(guò)一組豐富的基于TCL的腳本命令訪問(wèn)關(guān)鍵的功能。這些腳本可用于自動(dòng)化設(shè)計(jì)規(guī)則檢查、重復(fù)設(shè)置和報(bào)告生成。這些腳本可以在交互式控制臺(tái)shell或全自動(dòng)批處理模式下運(yùn)行。最后，該軟件能夠使用單個(gè)命令行shell應(yīng)用程序調(diào)用以真正的批處理模式運(yùn)行最典型的設(shè)計(jì)輸入和linting場(chǎng)景，這使得它非常適合與更大的回歸測(cè)試腳本和持續(xù)集成環(huán)境集成，例如詹金斯。

　　6、可用規(guī)則庫(kù)

　　該軟件包括基于STARC（半導(dǎo)體技術(shù)學(xué)術(shù)研究中心）和RMM（重用方法手冊(cè)）設(shè)計(jì)指南的規(guī)則庫(kù)，它利用了世界各地半導(dǎo)體公司在設(shè)計(jì)開(kāi)發(fā)中使用的最佳實(shí)踐。對(duì)于安全關(guān)鍵設(shè)計(jì)，該軟件提供基于DO-254指南的規(guī)則庫(kù)，專注于影響設(shè)計(jì)穩(wěn)定性的關(guān)鍵問(wèn)題分析。對(duì)于RISC-V設(shè)計(jì)社區(qū)，該軟件提供了RISC-V規(guī)則插件，該插件基于經(jīng)過(guò)行業(yè)驗(yàn)證的最佳IP設(shè)計(jì)實(shí)踐和指南。

　　主要規(guī)則插件輔以高度可配置的Aldec Basic和Premium規(guī)則庫(kù)，這些規(guī)則庫(kù)由該軟件在FPGA和ASIC數(shù)字設(shè)計(jì)方面的內(nèi)部經(jīng)驗(yàn)驅(qū)動(dòng)，并包括現(xiàn)有客戶推薦的許多附加功能，以對(duì)抗芯片殺手工業(yè)規(guī)模設(shè)計(jì)中的問(wèn)題。SV插件針對(duì)特定于SystemVerilog設(shè)計(jì)子集的新型RTL錯(cuò)誤。

　　ALDEC_CDC規(guī)則插件將該軟件轉(zhuǎn)變?yōu)槿娴腃DC和RDC驗(yàn)證解決方案，能夠在現(xiàn)代多時(shí)鐘和多復(fù)位設(shè)計(jì)中進(jìn)行復(fù)雜的時(shí)鐘和復(fù)位域交叉分析和亞穩(wěn)態(tài)問(wèn)題的處理。該軟件中的驗(yàn)證策略由三個(gè)關(guān)鍵要素組成：靜態(tài)結(jié)構(gòu)驗(yàn)證、設(shè)計(jì)約束設(shè)置和動(dòng)態(tài)功能驗(yàn)證。前兩個(gè)步驟在該軟件中執(zhí)行，而動(dòng)態(tài)檢查通過(guò)與模擬器（Riviera-PRO™、Active-HDL™）的集成來(lái)實(shí)現(xiàn),和ModelSim®支持）基于自動(dòng)生成的測(cè)試平臺(tái)。這種方法揭示了RTL模擬過(guò)程中潛在的亞穩(wěn)態(tài)問(wèn)題，否則將需要檢測(cè)實(shí)驗(yàn)室測(cè)試。CDC和RDC問(wèn)題的調(diào)試是通過(guò)豐富的原理圖和HDE交叉探測(cè)機(jī)制以及綜合報(bào)告和基于TCL的API實(shí)現(xiàn)的，允許瀏覽綜合結(jié)果、時(shí)鐘和復(fù)位結(jié)構(gòu)、檢測(cè)時(shí)鐘和復(fù)位域交叉，并識(shí)別同步器。

【軟件特色】

　　1、經(jīng)行業(yè)驗(yàn)證的指南

　　支持基于STARC（半導(dǎo)體技術(shù)學(xué)術(shù)研究中心）和RMM（重用方法手冊(cè)）指南的規(guī)則檢查，以利用主要半導(dǎo)體公司在設(shè)計(jì)開(kāi)發(fā)中使用的最佳實(shí)踐。

　　對(duì)于安全關(guān)鍵型設(shè)計(jì)，該軟件提供DO-254規(guī)則插件，專注于設(shè)計(jì)穩(wěn)定性，建議幫助實(shí)現(xiàn)符合DO-254標(biāo)準(zhǔn)的設(shè)計(jì)。

　　對(duì)于RISC-V設(shè)計(jì)社區(qū)，該軟件提供了RISC-V規(guī)則插件，該插件基于經(jīng)過(guò)行業(yè)驗(yàn)證的最佳IP設(shè)計(jì)實(shí)踐和指南。

　　ALDEC Basic和Premium規(guī)則插件收集了客戶和內(nèi)部設(shè)計(jì)專家的綜合知識(shí)，可以補(bǔ)充上述插件，而SV插件針對(duì)特定于SystemVerilog設(shè)計(jì)子集的新類型RTL錯(cuò)誤。

　　該軟件包含強(qiáng)大的策略編輯器，可根據(jù)設(shè)計(jì)需求快速構(gòu)建高效的規(guī)則配置。

　　2、CDC和RDC驗(yàn)證

　　該軟件具有可選的ALDEC_CDC規(guī)則插件，可在單個(gè)產(chǎn)品中實(shí)現(xiàn)時(shí)鐘和復(fù)位域交叉（CDC、RDC）的全部功能和RTL分析。

　　它通過(guò)基于斷言和亞穩(wěn)態(tài)仿真的動(dòng)態(tài)檢查來(lái)增強(qiáng)驗(yàn)證，并提供額外的調(diào)試功能，例如時(shí)鐘和復(fù)位域的示意圖突出顯示，以及瀏覽檢測(cè)到的域交叉和識(shí)別的同步器。

　　3、DFT驗(yàn)證

　　該軟件支持一組專用規(guī)則，用于在RTL設(shè)計(jì)階段驗(yàn)證來(lái)自外部端口的時(shí)鐘和復(fù)位可控性，從而使后續(xù)設(shè)計(jì)階段的設(shè)計(jì)測(cè)試更容易。

　　4、設(shè)計(jì)約束設(shè)置

　　該軟件可以讀取先前為綜合和靜態(tài)時(shí)序分析工具創(chuàng)建的現(xiàn)有SDC™約束文件。該工具還可以根據(jù)拓?fù)浞治鲎詣?dòng)生成初始SDC模板，包括主時(shí)鐘和生成時(shí)鐘、I/O延遲和異步時(shí)鐘組的定義

　　5、設(shè)計(jì)約束擴(kuò)展

　　該軟件提供了對(duì)設(shè)計(jì)約束的自定義擴(kuò)展，一種易于閱讀且直接的塊級(jí)約束格式，用于描述不可綜合的行為模塊、具有受保護(hù)代碼的IP模塊、供應(yīng)商庫(kù)單元等。使用約束來(lái)描述模塊的接口用等效模型替換網(wǎng)表中的黑匣子，從而實(shí)現(xiàn)精確的linting。還可以描述設(shè)計(jì)人員對(duì)復(fù)位控制、自定義同步單元和安全CDC路徑（包括具有準(zhǔn)靜態(tài)源的路徑）的意圖。

　　6、框架

　　該軟件提供了一個(gè)緊密集成的GUI框架，具有直觀的界面和高效的問(wèn)題分析手段。該框架包括許多視圖：Schematic Viewer–提供完全綜合網(wǎng)表的圖形表示以及時(shí)鐘域和違規(guī)路徑突出顯示?？刂圃韴D以圖形方式展示了時(shí)鐘和復(fù)位之間的關(guān)系。

　　CDC Schematics是域交叉和同步器的專用可視化；時(shí)鐘和復(fù)位查看器——顯示時(shí)鐘和復(fù)位網(wǎng)絡(luò)以及它們傳播通過(guò)的所有引腳和網(wǎng)絡(luò)；違規(guī)查看器——通過(guò)各種標(biāo)準(zhǔn)啟用違規(guī)過(guò)濾，添加豁免，交叉探測(cè)到HDL和示意圖，并允許訪問(wèn)摘要數(shù)據(jù)。

　　Active-HDL™、Riviera-PRO™、Vivado™和Quartus™項(xiàng)目可以自動(dòng)轉(zhuǎn)換為ALINT-PRO格式，顯著縮短設(shè)計(jì)設(shè)置時(shí)間。

【配置要求】

　　支持的平臺(tái)：Linux®（32/64 位）/Windows® 10/8.1/8/7（32/64 位）

　　框架：GUI、交互式控制臺(tái)和批處理模式宏、Tcl、Perl 腳本支持

　　支持的標(biāo)準(zhǔn)：Verilog® IEEE 1364（1995 和 2001），SystemVerilog® IEEE 1800（2005 和 2009），VHDL IEEE 1076（1987、1993、2002 和 2008）

　　規(guī)則庫(kù)：ALDEC_BASIC（VHDL 和 Verilog）防止簡(jiǎn)單編碼錯(cuò)誤（命名、樣式、格式等）的基本規(guī)則，ALDEC_RESTRICTIONS（VHDL 和 Verilog）

　　強(qiáng)烈推薦的規(guī)則旨在避免有害的芯片缺陷。

　　核心機(jī)制：時(shí)鐘和復(fù)位自動(dòng)檢測(cè)，基于與時(shí)鐘/復(fù)位引腳的直接連接和通過(guò)傳播自動(dòng)檢測(cè)設(shè)計(jì)控制信號(hào)不同的生成模式。

　　讀取和生成 SDC™ 約束：Aldec ALINT PRO 2021可以根據(jù)設(shè)計(jì)分析建議約束并考慮用戶指定的約束。

　　許可部分：IP描述的設(shè)計(jì)約束擴(kuò)展，設(shè)計(jì)約束的擴(kuò)展，為工具提供有關(guān)沒(méi)有 RTL 描述的單元的信息。