Qucs是一款實用圖形用戶界面的電路模擬器。免費的、開源的，它的目的是支持各種電路仿真類型，包括直流，交流， S參數，和諧波平衡分析。

【功能特點】

　　圖對話框

　　節(jié)點電壓divided.V旁邊直流電壓，電流通過，源V1.I。數據集列表中只列出項目可投入的圖形?？捎玫臄祿椖?，根據模擬式用戶執(zhí)行您發(fā)現下列類型的在DataSet中的項目。

　　•node.V - 節(jié)點的節(jié)點直流電壓

　　•name.I - 直流電流通過組件的名稱

　　•node.v - 交流電壓節(jié)點的節(jié)點

　　•name.i - 交流電流通過組件的名稱

　　•node.vn - 交流噪聲電壓節(jié)點的節(jié)點

　　•name.in - 通過組件名稱的AC噪音電流

　　•node.Vt - 瞬態(tài)電壓在節(jié)點的節(jié)點

　　•name.It - 瞬態(tài)電流通過組件的名稱

　　•小號[1,1] - S -參數的值

　　請注意：所有的電壓和電流峰值和噪聲電壓有效值在1Hz帶寬值。

　　數據顯示，表格圖

　　在表格圖，因為同樣大小的電阻值和直流電壓源產生1V。

　　更改組件的屬性

　　如果你想改變的電阻率，然后再切換回您的原理圖，通過點擊divider.sch選項卡上，按下F4快捷方式，或通過選擇仿真→數據顯示/原理圖菜單項。之后雙擊R1電阻。

　　R1電阻元件屬性對話框

　　在組件屬性“對話框中給定組件的所有屬性都可以編輯。一個簡短的描述，以及有一個每個屬性中顯示的復選框可用于添加原理圖(或屬性名稱和值的示意圖隱藏它)。允許的屬性值元件值標準的(1000)，科學(1E - 3)可以選擇或工程(1K)數字符號。

　　單位

　　•歐姆 -電阻/Ω

　　•S -時間/秒

　　•S -電導/西門子

　　•K -溫度/開爾文

　　•H -電感/亨利

　　•F -的電容/法拉

　　•赫茲 -頻率/赫茲

　　•V -電壓/伏

　　•一個 -電流/安培

　　•瓦 -電源/瓦

　　•M -長度/儀表(不可用獨立，見下文)

　　可用的工程后綴

　　•dBm的 - 10 ·日志(x/0.001)

　　•DB - 10 ·日志(X)

　　•T - 1012

　　•摹 - 109

　　•中號 - 106

　　•K - 103

　　•米 - 10-3

　　•U - 10-6

　　•ñ - 10-9

　　•P - 10-12

　　•F - 10-15

　　•Å - 10-18

　　請注意：所有單位和工程后綴是大小寫敏感的，還要注意在M.相沖突指定之一毫米時，可以使用毫米。不能一米(1M)指定將始終作為一個毫(工程符號)解釋。

【配置要求】

　　源建設要求：

　　Linux、MacOS、Windows、FreeBSD

　　Qt4安裝版> = 4.6（與 qt3support）

　　C++編譯器

　　autoconf版本2.64（至少）

　　GNU automake 1.7.0（至少）

　　Flex 2.5.31（但至少2.5.9）

　　GNU的野牛1.875d

　　GNU M4（任何版本）

　　GNU gperf 3.0.1

　　ADMS 2.3.6

【使用說明】

　　1、打開Qucs，現在Verilog標簽下沒有任何文件，我們只需要將我們的verilog的.v文件拷貝過來qucs就能自動識別了。

　　2、一個verilog的半加器代碼，這里verilog標簽下已經識別到我們的文件了，如果qucs沒有刷新在Projects下重新點擊一下工程的名字就能看到文件添加過來了。

　　3、然后鼠標點擊一下這個main.v，之后鼠標移到我們的原理圖上就會出現一個子電路，四個端口，和我們程序里的兩個輸入兩個輸出一致。 qucs非常漂亮!

　　4、然后我們進行一個數字的仿真

　　5、注意，在digital simulation中我們需要將model的值修改為verilog,因為還有一個選項是VHDL,所以理論上VHDL的代碼也能仿真。

　　6、點擊OK之后我們就算做好工作了，然后仿真一下，用真值表顯示一下我們的半加器是否正確。